RS Flip-flop mempunyai dua masukan data, S dan R. Untuk menyimpan suatu bit tinggi, Anda membutuhkan S tinggi; untuk menyimpan bit rendah, Anda membutuhkan R tinggi. Membangkitkan dua buah sinyal untuk mendrive flip-flop merupakan suatu kerugian dalam berbagai penerapan. Tabel dibawah merupakan keringkasan suatu kemungkinan-kemungkinan masukan/keluaran bagi flip-flop RS. Kondisi masukan yang pertama adalah RS = 00. Ini berarti tidak diterapkan pemicu. Dalam hal ini keluaran Q mempertahankan nilai terakhir yang dimilikinya. Tabel Input Output RS Flip-Flop R S Q 0 0 1 1 0 1 0 1 Nilai terakhir 1 0 Terlarang Kondisi masukan yang kedua adalah RS = 01 berarti bahwa suatu pemicu diterapkan pada masukan S.
Seperti kita ketahui, hal ini mengeset flip-flop dan menghasilkan keluaran Q bernilai 1. Kondisi masukan yang ketiga adalah RS = 10 ini menyatakan bahwa suatu pemicu diterapkan pada masukan R. Keluaran Q yang dihasilkan adalah 0. Kondisi masukan RS = 11 merupakan masukan terlarang. Kondisi ini berarti menerapkan suatu pemicu pada kedua masukan S dan R pada saat yang sama. Hal ini merupakan suatu pertentangan karena mengandung pengertian bahwa kita berupaya untuk memperoleh keluaran Q yang secara serentak sama dengan 1 dan sama dengan 0. RS Flip-Flop Terpadu Keluaran masing-masing gerbang NOR mendrive salah satu masukan pada gerbang NOR yang lain. Demikian pula, masukan-masukan S dan R memungkinkan kita mengeset atau mereset keluaran y. Seperti sebelumnya, masukan S yang tinggi mengeset Q ke 1; masukan R yang tinggi mereset Q ke 0. Jika R dan S kedua-duanya rendah, keluaran tetap tergrendel (latched) atau tertahan pada keadaan terakhirnya. Kondisi pertentangan yakni R dan S kedua-duanya tinggi pada saat yang sama juga masih terlarang. Gambar Rangkaian RS Flip-Flop Terpadu Berbagai rancangan tingkat lanjutan dapat diwujudkan untuk menyempurnakan kecepatan perpindahan, impedansi keluaran, dan sebagainya dari RS flip flop. Konsep RS Flip-Flop : R dan S keduanya rendah berarti keluaran Q tetap berada pada keadaan terakhirnya secara tak terbatas akibat adanya aksi penggrendelan internal. Masukan S yang tinggi mengeset keluaran Q ke 1, kecuali jika keluaran ini memang telah berada pada keadaan tinggi. Dalam hal ini keluaran tidak berubah, walaupun masukan S kembali ke keadaan rendah. Masukan R yang tinggi mereset keluaran Q ke 0, kecuali jika keluaran ini memang telah rendah. Keluaran Q selanjutnya tetap pada keadaan rendah, walaupun masukan R kembali ke keadaan rendah. Memberikan R dan S keduanya tinggi pada saat yang sama adalah terlarang karena merupakan pertentangan (Kondisi ini mengakibatkan masalah pacu, yang akan dibahas kemudian).
Seperti kita ketahui, hal ini mengeset flip-flop dan menghasilkan keluaran Q bernilai 1. Kondisi masukan yang ketiga adalah RS = 10 ini menyatakan bahwa suatu pemicu diterapkan pada masukan R. Keluaran Q yang dihasilkan adalah 0. Kondisi masukan RS = 11 merupakan masukan terlarang. Kondisi ini berarti menerapkan suatu pemicu pada kedua masukan S dan R pada saat yang sama. Hal ini merupakan suatu pertentangan karena mengandung pengertian bahwa kita berupaya untuk memperoleh keluaran Q yang secara serentak sama dengan 1 dan sama dengan 0. RS Flip-Flop Terpadu Keluaran masing-masing gerbang NOR mendrive salah satu masukan pada gerbang NOR yang lain. Demikian pula, masukan-masukan S dan R memungkinkan kita mengeset atau mereset keluaran y. Seperti sebelumnya, masukan S yang tinggi mengeset Q ke 1; masukan R yang tinggi mereset Q ke 0. Jika R dan S kedua-duanya rendah, keluaran tetap tergrendel (latched) atau tertahan pada keadaan terakhirnya. Kondisi pertentangan yakni R dan S kedua-duanya tinggi pada saat yang sama juga masih terlarang. Gambar Rangkaian RS Flip-Flop Terpadu Berbagai rancangan tingkat lanjutan dapat diwujudkan untuk menyempurnakan kecepatan perpindahan, impedansi keluaran, dan sebagainya dari RS flip flop. Konsep RS Flip-Flop : R dan S keduanya rendah berarti keluaran Q tetap berada pada keadaan terakhirnya secara tak terbatas akibat adanya aksi penggrendelan internal. Masukan S yang tinggi mengeset keluaran Q ke 1, kecuali jika keluaran ini memang telah berada pada keadaan tinggi. Dalam hal ini keluaran tidak berubah, walaupun masukan S kembali ke keadaan rendah. Masukan R yang tinggi mereset keluaran Q ke 0, kecuali jika keluaran ini memang telah rendah. Keluaran Q selanjutnya tetap pada keadaan rendah, walaupun masukan R kembali ke keadaan rendah. Memberikan R dan S keduanya tinggi pada saat yang sama adalah terlarang karena merupakan pertentangan (Kondisi ini mengakibatkan masalah pacu, yang akan dibahas kemudian).
Read more at: http://elektronika-dasar.web.id/rs-flip-flop/
Copyright © Elektronika Dasar
0 komentar:
Posting Komentar